1 /* SPDX-License-Identifier: (GPL-2.0-only OR B 1 2 /* 3 * Copyright (c) 2021, Qualcomm Innovation Cen 4 */ 5 6 #ifndef _DT_BINDINGS_CLK_QCOM_GCC_SDX65_H 7 #define _DT_BINDINGS_CLK_QCOM_GCC_SDX65_H 8 9 /* GCC clocks */ 10 #define GPLL0 11 #define GPLL0_OUT_EVEN 12 #define GCC_AHB_PCIE_LINK_CLK 13 #define GCC_BLSP1_AHB_CLK 14 #define GCC_BLSP1_QUP1_I2C_APPS_CLK 15 #define GCC_BLSP1_QUP1_I2C_APPS_CLK_SRC 16 #define GCC_BLSP1_QUP1_SPI_APPS_CLK 17 #define GCC_BLSP1_QUP1_SPI_APPS_CLK_SRC 18 #define GCC_BLSP1_QUP2_I2C_APPS_CLK 19 #define GCC_BLSP1_QUP2_I2C_APPS_CLK_SRC 20 #define GCC_BLSP1_QUP2_SPI_APPS_CLK 21 #define GCC_BLSP1_QUP2_SPI_APPS_CLK_SRC 22 #define GCC_BLSP1_QUP3_I2C_APPS_CLK 23 #define GCC_BLSP1_QUP3_I2C_APPS_CLK_SRC 24 #define GCC_BLSP1_QUP3_SPI_APPS_CLK 25 #define GCC_BLSP1_QUP3_SPI_APPS_CLK_SRC 26 #define GCC_BLSP1_QUP4_I2C_APPS_CLK 27 #define GCC_BLSP1_QUP4_I2C_APPS_CLK_SRC 28 #define GCC_BLSP1_QUP4_SPI_APPS_CLK 29 #define GCC_BLSP1_QUP4_SPI_APPS_CLK_SRC 30 #define GCC_BLSP1_SLEEP_CLK 31 #define GCC_BLSP1_UART1_APPS_CLK 32 #define GCC_BLSP1_UART1_APPS_CLK_SRC 33 #define GCC_BLSP1_UART2_APPS_CLK 34 #define GCC_BLSP1_UART2_APPS_CLK_SRC 35 #define GCC_BLSP1_UART3_APPS_CLK 36 #define GCC_BLSP1_UART3_APPS_CLK_SRC 37 #define GCC_BLSP1_UART4_APPS_CLK 38 #define GCC_BLSP1_UART4_APPS_CLK_SRC 39 #define GCC_BOOT_ROM_AHB_CLK 40 #define GCC_CPUSS_AHB_CLK 41 #define GCC_CPUSS_AHB_CLK_SRC 42 #define GCC_CPUSS_AHB_POSTDIV_CLK_SRC 43 #define GCC_CPUSS_GNOC_CLK 44 #define GCC_GP1_CLK 45 #define GCC_GP1_CLK_SRC 46 #define GCC_GP2_CLK 47 #define GCC_GP2_CLK_SRC 48 #define GCC_GP3_CLK 49 #define GCC_GP3_CLK_SRC 50 #define GCC_PCIE_0_CLKREF_EN 51 #define GCC_PCIE_AUX_CLK 52 #define GCC_PCIE_AUX_CLK_SRC 53 #define GCC_PCIE_AUX_PHY_CLK_SRC 54 #define GCC_PCIE_CFG_AHB_CLK 55 #define GCC_PCIE_MSTR_AXI_CLK 56 #define GCC_PCIE_PIPE_CLK 57 #define GCC_PCIE_PIPE_CLK_SRC 58 #define GCC_PCIE_RCHNG_PHY_CLK 59 #define GCC_PCIE_RCHNG_PHY_CLK_SRC 60 #define GCC_PCIE_SLEEP_CLK 61 #define GCC_PCIE_SLV_AXI_CLK 62 #define GCC_PCIE_SLV_Q2A_AXI_CLK 63 #define GCC_PDM2_CLK 64 #define GCC_PDM2_CLK_SRC 65 #define GCC_PDM_AHB_CLK 66 #define GCC_PDM_XO4_CLK 67 #define GCC_RX1_USB2_CLKREF_EN 68 #define GCC_SDCC1_AHB_CLK 69 #define GCC_SDCC1_APPS_CLK 70 #define GCC_SDCC1_APPS_CLK_SRC 71 #define GCC_SPMI_FETCHER_AHB_CLK 72 #define GCC_SPMI_FETCHER_CLK 73 #define GCC_SPMI_FETCHER_CLK_SRC 74 #define GCC_SYS_NOC_CPUSS_AHB_CLK 75 #define GCC_USB30_MASTER_CLK 76 #define GCC_USB30_MASTER_CLK_SRC 77 #define GCC_USB30_MOCK_UTMI_CLK 78 #define GCC_USB30_MOCK_UTMI_CLK_SRC 79 #define GCC_USB30_MOCK_UTMI_POSTDIV_CLK_SRC 80 #define GCC_USB30_MSTR_AXI_CLK 81 #define GCC_USB30_SLEEP_CLK 82 #define GCC_USB30_SLV_AHB_CLK 83 #define GCC_USB3_PHY_AUX_CLK 84 #define GCC_USB3_PHY_AUX_CLK_SRC 85 #define GCC_USB3_PHY_PIPE_CLK 86 #define GCC_USB3_PHY_PIPE_CLK_SRC 87 #define GCC_USB3_PRIM_CLKREF_EN 88 #define GCC_USB_PHY_CFG_AHB2PHY_CLK 89 #define GCC_XO_DIV4_CLK 90 #define GCC_XO_PCIE_LINK_CLK 91 92 /* GCC resets */ 93 #define GCC_BLSP1_QUP1_BCR 94 #define GCC_BLSP1_QUP2_BCR 95 #define GCC_BLSP1_QUP3_BCR 96 #define GCC_BLSP1_QUP4_BCR 97 #define GCC_BLSP1_UART1_BCR 98 #define GCC_BLSP1_UART2_BCR 99 #define GCC_BLSP1_UART3_BCR 100 #define GCC_BLSP1_UART4_BCR 101 #define GCC_PCIE_BCR 102 #define GCC_PCIE_LINK_DOWN_BCR 103 #define GCC_PCIE_NOCSR_COM_PHY_BCR 104 #define GCC_PCIE_PHY_BCR 105 #define GCC_PCIE_PHY_CFG_AHB_BCR 106 #define GCC_PCIE_PHY_COM_BCR 107 #define GCC_PCIE_PHY_NOCSR_COM_PHY_BCR 108 #define GCC_PDM_BCR 109 #define GCC_QUSB2PHY_BCR 110 #define GCC_SDCC1_BCR 111 #define GCC_SPMI_FETCHER_BCR 112 #define GCC_TCSR_PCIE_BCR 113 #define GCC_USB30_BCR 114 #define GCC_USB3_PHY_BCR 115 #define GCC_USB3PHY_PHY_BCR 116 #define GCC_USB_PHY_CFG_AHB2PHY_BCR 117 118 /* GCC power domains */ 119 #define USB30_GDSC 120 #define PCIE_GDSC 121 122 #endif 123
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