1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /****************************************************************************/ 3 4 /* 5 * m53xxsim.h -- ColdFire 5329 registers 6 */ 7 8 /****************************************************************************/ 9 #ifndef m53xxsim_h 10 #define m53xxsim_h 11 /****************************************************************************/ 12 13 #define CPU_NAME "COLDFIRE(m53xx)" 14 #define CPU_INSTR_PER_JIFFY 3 15 #define MCF_BUSCLK (MCF_CLK / 3) 16 17 #include <asm/m53xxacr.h> 18 19 #define MCFINT_VECBASE 64 20 #define MCFINT_UART0 26 /* Interrupt number for UART0 */ 21 #define MCFINT_UART1 27 /* Interrupt number for UART1 */ 22 #define MCFINT_UART2 28 /* Interrupt number for UART2 */ 23 #define MCFINT_I2C0 30 /* Interrupt number for I2C */ 24 #define MCFINT_QSPI 31 /* Interrupt number for QSPI */ 25 #define MCFINT_FECRX0 36 /* Interrupt number for FEC */ 26 #define MCFINT_FECTX0 40 /* Interrupt number for FEC */ 27 #define MCFINT_FECENTC0 42 /* Interrupt number for FEC */ 28 29 #define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) 30 #define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) 31 #define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) 32 33 #define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) 34 #define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) 35 #define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) 36 37 #define MCF_IRQ_I2C0 (MCFINT_VECBASE + MCFINT_I2C0) 38 #define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) 39 40 #define MCF_WTM_WCR 0xFC098000 41 42 /* 43 * Define the 532x SIM register set addresses. 44 */ 45 #define MCFSIM_IPRL 0xFC048004 46 #define MCFSIM_IPRH 0xFC048000 47 #define MCFSIM_IPR MCFSIM_IPRL 48 #define MCFSIM_IMRL 0xFC04800C 49 #define MCFSIM_IMRH 0xFC048008 50 #define MCFSIM_IMR MCFSIM_IMRL 51 #define MCFSIM_ICR0 0xFC048040 52 #define MCFSIM_ICR1 0xFC048041 53 #define MCFSIM_ICR2 0xFC048042 54 #define MCFSIM_ICR3 0xFC048043 55 #define MCFSIM_ICR4 0xFC048044 56 #define MCFSIM_ICR5 0xFC048045 57 #define MCFSIM_ICR6 0xFC048046 58 #define MCFSIM_ICR7 0xFC048047 59 #define MCFSIM_ICR8 0xFC048048 60 #define MCFSIM_ICR9 0xFC048049 61 #define MCFSIM_ICR10 0xFC04804A 62 #define MCFSIM_ICR11 0xFC04804B 63 64 /* 65 * Some symbol defines for the above... 66 */ 67 #define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */ 68 #define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */ 69 #define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */ 70 #define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */ 71 #define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */ 72 #define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */ 73 #define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */ 74 #define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */ 75 #define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */ 76 77 78 #define MCFINTC0_SIMR 0xFC04801C 79 #define MCFINTC0_CIMR 0xFC04801D 80 #define MCFINTC0_ICR0 0xFC048040 81 #define MCFINTC1_SIMR 0xFC04C01C 82 #define MCFINTC1_CIMR 0xFC04C01D 83 #define MCFINTC1_ICR0 0xFC04C040 84 #define MCFINTC2_SIMR (0) 85 #define MCFINTC2_CIMR (0) 86 #define MCFINTC2_ICR0 (0) 87 88 #define MCFSIM_ICR_TIMER1 (0xFC048040+32) 89 #define MCFSIM_ICR_TIMER2 (0xFC048040+33) 90 91 /* 92 * Define system peripheral IRQ usage. 93 */ 94 #define MCF_IRQ_TIMER (64 + 32) /* Timer0 */ 95 #define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */ 96 97 /* 98 * UART module. 99 */ 100 #define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */ 101 #define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */ 102 #define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */ 103 104 /* 105 * FEC module. 106 */ 107 #define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */ 108 #define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */ 109 110 /* 111 * QSPI module. 112 */ 113 #define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */ 114 #define MCFQSPI_SIZE 0x40 /* Size of QSPI region */ 115 116 #define MCFQSPI_CS0 84 117 #define MCFQSPI_CS1 85 118 #define MCFQSPI_CS2 86 119 120 /* 121 * Timer module. 122 */ 123 #define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */ 124 #define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */ 125 #define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */ 126 #define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */ 127 128 /********************************************************************* 129 * 130 * Reset Controller Module 131 * 132 *********************************************************************/ 133 134 #define MCF_RCR 0xFC0A0000 135 #define MCF_RSR 0xFC0A0001 136 137 #define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 138 #define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 139 140 141 /* 142 * Power Management 143 */ 144 #define MCFPM_WCR 0xfc040013 145 #define MCFPM_PPMSR0 0xfc04002c 146 #define MCFPM_PPMCR0 0xfc04002d 147 #define MCFPM_PPMSR1 0xfc04002e 148 #define MCFPM_PPMCR1 0xfc04002f 149 #define MCFPM_PPMHR0 0xfc040030 150 #define MCFPM_PPMLR0 0xfc040034 151 #define MCFPM_PPMHR1 0xfc040038 152 #define MCFPM_LPCR 0xec090007 153 154 /* 155 * The M5329EVB board needs a help getting its devices initialized 156 * at kernel start time if dBUG doesn't set it up (for example 157 * it is not used), so we need to do it manually. 158 */ 159 #ifdef __ASSEMBLER__ 160 .macro m5329EVB_setup 161 movel #0xFC098000, %a7 162 movel #0x0, (%a7) 163 #define CORE_SRAM 0x80000000 164 #define CORE_SRAM_SIZE 0x8000 165 movel #CORE_SRAM, %d0 166 addl #0x221, %d0 167 movec %d0,%RAMBAR1 168 movel #CORE_SRAM, %sp 169 addl #CORE_SRAM_SIZE, %sp 170 jsr sysinit 171 .endm 172 #define PLATFORM_SETUP m5329EVB_setup 173 174 #endif /* __ASSEMBLER__ */ 175 176 /********************************************************************* 177 * 178 * Chip Configuration Module (CCM) 179 * 180 *********************************************************************/ 181 182 /* Register read/write macros */ 183 #define MCF_CCM_CCR 0xFC0A0004 184 #define MCF_CCM_RCON 0xFC0A0008 185 #define MCF_CCM_CIR 0xFC0A000A 186 #define MCF_CCM_MISCCR 0xFC0A0010 187 #define MCF_CCM_CDR 0xFC0A0012 188 #define MCF_CCM_UHCSR 0xFC0A0014 189 #define MCF_CCM_UOCSR 0xFC0A0016 190 191 /* Bit definitions and macros for MCF_CCM_CCR */ 192 #define MCF_CCM_CCR_RESERVED (0x0001) 193 #define MCF_CCM_CCR_PLL_MODE (0x0003) 194 #define MCF_CCM_CCR_OSC_MODE (0x0005) 195 #define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 196 #define MCF_CCM_CCR_LOAD (0x0021) 197 #define MCF_CCM_CCR_LIMP (0x0041) 198 #define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001) 199 200 /* Bit definitions and macros for MCF_CCM_RCON */ 201 #define MCF_CCM_RCON_RESERVED (0x0001) 202 #define MCF_CCM_RCON_PLL_MODE (0x0003) 203 #define MCF_CCM_RCON_OSC_MODE (0x0005) 204 #define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 205 #define MCF_CCM_RCON_LOAD (0x0021) 206 #define MCF_CCM_RCON_LIMP (0x0041) 207 #define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001) 208 209 /* Bit definitions and macros for MCF_CCM_CIR */ 210 #define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0) 211 #define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6) 212 213 /* Bit definitions and macros for MCF_CCM_MISCCR */ 214 #define MCF_CCM_MISCCR_USBSRC (0x0001) 215 #define MCF_CCM_MISCCR_USBDIV (0x0002) 216 #define MCF_CCM_MISCCR_SSI_SRC (0x0010) 217 #define MCF_CCM_MISCCR_TIM_DMA (0x0020) 218 #define MCF_CCM_MISCCR_SSI_PUS (0x0040) 219 #define MCF_CCM_MISCCR_SSI_PUE (0x0080) 220 #define MCF_CCM_MISCCR_LCD_CHEN (0x0100) 221 #define MCF_CCM_MISCCR_LIMP (0x1000) 222 #define MCF_CCM_MISCCR_PLL_LOCK (0x2000) 223 224 /* Bit definitions and macros for MCF_CCM_CDR */ 225 #define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0) 226 #define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8) 227 228 /* Bit definitions and macros for MCF_CCM_UHCSR */ 229 #define MCF_CCM_UHCSR_XPDE (0x0001) 230 #define MCF_CCM_UHCSR_UHMIE (0x0002) 231 #define MCF_CCM_UHCSR_WKUP (0x0004) 232 #define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14) 233 234 /* Bit definitions and macros for MCF_CCM_UOCSR */ 235 #define MCF_CCM_UOCSR_XPDE (0x0001) 236 #define MCF_CCM_UOCSR_UOMIE (0x0002) 237 #define MCF_CCM_UOCSR_WKUP (0x0004) 238 #define MCF_CCM_UOCSR_PWRFLT (0x0008) 239 #define MCF_CCM_UOCSR_SEND (0x0010) 240 #define MCF_CCM_UOCSR_VVLD (0x0020) 241 #define MCF_CCM_UOCSR_BVLD (0x0040) 242 #define MCF_CCM_UOCSR_AVLD (0x0080) 243 #define MCF_CCM_UOCSR_DPPU (0x0100) 244 #define MCF_CCM_UOCSR_DCR_VBUS (0x0200) 245 #define MCF_CCM_UOCSR_CRG_VBUS (0x0400) 246 #define MCF_CCM_UOCSR_DRV_VBUS (0x0800) 247 #define MCF_CCM_UOCSR_DMPD (0x1000) 248 #define MCF_CCM_UOCSR_DPPD (0x2000) 249 #define MCF_CCM_UOCSR_PORTIND(x) (((x)&0x0003)<<14) 250 251 /********************************************************************* 252 * 253 * FlexBus Chip Selects (FBCS) 254 * 255 *********************************************************************/ 256 257 /* Register read/write macros */ 258 #define MCF_FBCS0_CSAR 0xFC008000 259 #define MCF_FBCS0_CSMR 0xFC008004 260 #define MCF_FBCS0_CSCR 0xFC008008 261 #define MCF_FBCS1_CSAR 0xFC00800C 262 #define MCF_FBCS1_CSMR 0xFC008010 263 #define MCF_FBCS1_CSCR 0xFC008014 264 #define MCF_FBCS2_CSAR 0xFC008018 265 #define MCF_FBCS2_CSMR 0xFC00801C 266 #define MCF_FBCS2_CSCR 0xFC008020 267 #define MCF_FBCS3_CSAR 0xFC008024 268 #define MCF_FBCS3_CSMR 0xFC008028 269 #define MCF_FBCS3_CSCR 0xFC00802C 270 #define MCF_FBCS4_CSAR 0xFC008030 271 #define MCF_FBCS4_CSMR 0xFC008034 272 #define MCF_FBCS4_CSCR 0xFC008038 273 #define MCF_FBCS5_CSAR 0xFC00803C 274 #define MCF_FBCS5_CSMR 0xFC008040 275 #define MCF_FBCS5_CSCR 0xFC008044 276 277 /* Bit definitions and macros for MCF_FBCS_CSAR */ 278 #define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000) 279 280 /* Bit definitions and macros for MCF_FBCS_CSMR */ 281 #define MCF_FBCS_CSMR_V (0x00000001) 282 #define MCF_FBCS_CSMR_WP (0x00000100) 283 #define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16) 284 #define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000) 285 #define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000) 286 #define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000) 287 #define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000) 288 #define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000) 289 #define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000) 290 #define MCF_FBCS_CSMR_BAM_128M (0x07FF0000) 291 #define MCF_FBCS_CSMR_BAM_64M (0x03FF0000) 292 #define MCF_FBCS_CSMR_BAM_32M (0x01FF0000) 293 #define MCF_FBCS_CSMR_BAM_16M (0x00FF0000) 294 #define MCF_FBCS_CSMR_BAM_8M (0x007F0000) 295 #define MCF_FBCS_CSMR_BAM_4M (0x003F0000) 296 #define MCF_FBCS_CSMR_BAM_2M (0x001F0000) 297 #define MCF_FBCS_CSMR_BAM_1M (0x000F0000) 298 #define MCF_FBCS_CSMR_BAM_1024K (0x000F0000) 299 #define MCF_FBCS_CSMR_BAM_512K (0x00070000) 300 #define MCF_FBCS_CSMR_BAM_256K (0x00030000) 301 #define MCF_FBCS_CSMR_BAM_128K (0x00010000) 302 #define MCF_FBCS_CSMR_BAM_64K (0x00000000) 303 304 /* Bit definitions and macros for MCF_FBCS_CSCR */ 305 #define MCF_FBCS_CSCR_BSTW (0x00000008) 306 #define MCF_FBCS_CSCR_BSTR (0x00000010) 307 #define MCF_FBCS_CSCR_BEM (0x00000020) 308 #define MCF_FBCS_CSCR_PS(x) (((x)&0x00000003)<<6) 309 #define MCF_FBCS_CSCR_AA (0x00000100) 310 #define MCF_FBCS_CSCR_SBM (0x00000200) 311 #define MCF_FBCS_CSCR_WS(x) (((x)&0x0000003F)<<10) 312 #define MCF_FBCS_CSCR_WRAH(x) (((x)&0x00000003)<<16) 313 #define MCF_FBCS_CSCR_RDAH(x) (((x)&0x00000003)<<18) 314 #define MCF_FBCS_CSCR_ASET(x) (((x)&0x00000003)<<20) 315 #define MCF_FBCS_CSCR_SWSEN (0x00800000) 316 #define MCF_FBCS_CSCR_SWS(x) (((x)&0x0000003F)<<26) 317 #define MCF_FBCS_CSCR_PS_8 (0x0040) 318 #define MCF_FBCS_CSCR_PS_16 (0x0080) 319 #define MCF_FBCS_CSCR_PS_32 (0x0000) 320 321 /********************************************************************* 322 * 323 * General Purpose I/O (GPIO) 324 * 325 *********************************************************************/ 326 327 /* Register read/write macros */ 328 #define MCFGPIO_PODR_FECH (0xFC0A4000) 329 #define MCFGPIO_PODR_FECL (0xFC0A4001) 330 #define MCFGPIO_PODR_SSI (0xFC0A4002) 331 #define MCFGPIO_PODR_BUSCTL (0xFC0A4003) 332 #define MCFGPIO_PODR_BE (0xFC0A4004) 333 #define MCFGPIO_PODR_CS (0xFC0A4005) 334 #define MCFGPIO_PODR_PWM (0xFC0A4006) 335 #define MCFGPIO_PODR_FECI2C (0xFC0A4007) 336 #define MCFGPIO_PODR_UART (0xFC0A4009) 337 #define MCFGPIO_PODR_QSPI (0xFC0A400A) 338 #define MCFGPIO_PODR_TIMER (0xFC0A400B) 339 #define MCFGPIO_PODR_LCDDATAH (0xFC0A400D) 340 #define MCFGPIO_PODR_LCDDATAM (0xFC0A400E) 341 #define MCFGPIO_PODR_LCDDATAL (0xFC0A400F) 342 #define MCFGPIO_PODR_LCDCTLH (0xFC0A4010) 343 #define MCFGPIO_PODR_LCDCTLL (0xFC0A4011) 344 #define MCFGPIO_PDDR_FECH (0xFC0A4014) 345 #define MCFGPIO_PDDR_FECL (0xFC0A4015) 346 #define MCFGPIO_PDDR_SSI (0xFC0A4016) 347 #define MCFGPIO_PDDR_BUSCTL (0xFC0A4017) 348 #define MCFGPIO_PDDR_BE (0xFC0A4018) 349 #define MCFGPIO_PDDR_CS (0xFC0A4019) 350 #define MCFGPIO_PDDR_PWM (0xFC0A401A) 351 #define MCFGPIO_PDDR_FECI2C (0xFC0A401B) 352 #define MCFGPIO_PDDR_UART (0xFC0A401C) 353 #define MCFGPIO_PDDR_QSPI (0xFC0A401E) 354 #define MCFGPIO_PDDR_TIMER (0xFC0A401F) 355 #define MCFGPIO_PDDR_LCDDATAH (0xFC0A4021) 356 #define MCFGPIO_PDDR_LCDDATAM (0xFC0A4022) 357 #define MCFGPIO_PDDR_LCDDATAL (0xFC0A4023) 358 #define MCFGPIO_PDDR_LCDCTLH (0xFC0A4024) 359 #define MCFGPIO_PDDR_LCDCTLL (0xFC0A4025) 360 #define MCFGPIO_PPDSDR_FECH (0xFC0A4028) 361 #define MCFGPIO_PPDSDR_FECL (0xFC0A4029) 362 #define MCFGPIO_PPDSDR_SSI (0xFC0A402A) 363 #define MCFGPIO_PPDSDR_BUSCTL (0xFC0A402B) 364 #define MCFGPIO_PPDSDR_BE (0xFC0A402C) 365 #define MCFGPIO_PPDSDR_CS (0xFC0A402D) 366 #define MCFGPIO_PPDSDR_PWM (0xFC0A402E) 367 #define MCFGPIO_PPDSDR_FECI2C (0xFC0A402F) 368 #define MCFGPIO_PPDSDR_UART (0xFC0A4031) 369 #define MCFGPIO_PPDSDR_QSPI (0xFC0A4032) 370 #define MCFGPIO_PPDSDR_TIMER (0xFC0A4033) 371 #define MCFGPIO_PPDSDR_LCDDATAH (0xFC0A4035) 372 #define MCFGPIO_PPDSDR_LCDDATAM (0xFC0A4036) 373 #define MCFGPIO_PPDSDR_LCDDATAL (0xFC0A4037) 374 #define MCFGPIO_PPDSDR_LCDCTLH (0xFC0A4038) 375 #define MCFGPIO_PPDSDR_LCDCTLL (0xFC0A4039) 376 #define MCFGPIO_PCLRR_FECH (0xFC0A403C) 377 #define MCFGPIO_PCLRR_FECL (0xFC0A403D) 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(0xFC0A405A) 401 #define MCFGPIO_PAR_TIMER (0xFC0A405C) 402 #define MCFGPIO_PAR_LCDDATA (0xFC0A405D) 403 #define MCFGPIO_PAR_LCDCTL (0xFC0A405E) 404 #define MCFGPIO_PAR_IRQ (0xFC0A4060) 405 #define MCFGPIO_MSCR_FLEXBUS (0xFC0A4064) 406 #define MCFGPIO_MSCR_SDRAM (0xFC0A4065) 407 #define MCFGPIO_DSCR_I2C (0xFC0A4068) 408 #define MCFGPIO_DSCR_PWM (0xFC0A4069) 409 #define MCFGPIO_DSCR_FEC (0xFC0A406A) 410 #define MCFGPIO_DSCR_UART (0xFC0A406B) 411 #define MCFGPIO_DSCR_QSPI (0xFC0A406C) 412 #define MCFGPIO_DSCR_TIMER (0xFC0A406D) 413 #define MCFGPIO_DSCR_SSI (0xFC0A406E) 414 #define MCFGPIO_DSCR_LCD (0xFC0A406F) 415 #define MCFGPIO_DSCR_DEBUG (0xFC0A4070) 416 #define MCFGPIO_DSCR_CLKRST (0xFC0A4071) 417 #define MCFGPIO_DSCR_IRQ (0xFC0A4072) 418 419 /* Bit definitions and macros for MCF_GPIO_PODR_FECH */ 420 #define MCF_GPIO_PODR_FECH_PODR_FECH0 (0x01) 421 #define MCF_GPIO_PODR_FECH_PODR_FECH1 (0x02) 422 #define MCF_GPIO_PODR_FECH_PODR_FECH2 (0x04) 423 #define MCF_GPIO_PODR_FECH_PODR_FECH3 (0x08) 424 #define MCF_GPIO_PODR_FECH_PODR_FECH4 (0x10) 425 #define MCF_GPIO_PODR_FECH_PODR_FECH5 (0x20) 426 #define MCF_GPIO_PODR_FECH_PODR_FECH6 (0x40) 427 #define MCF_GPIO_PODR_FECH_PODR_FECH7 (0x80) 428 429 /* Bit definitions and macros for MCF_GPIO_PODR_FECL */ 430 #define MCF_GPIO_PODR_FECL_PODR_FECL0 (0x01) 431 #define MCF_GPIO_PODR_FECL_PODR_FECL1 (0x02) 432 #define MCF_GPIO_PODR_FECL_PODR_FECL2 (0x04) 433 #define MCF_GPIO_PODR_FECL_PODR_FECL3 (0x08) 434 #define MCF_GPIO_PODR_FECL_PODR_FECL4 (0x10) 435 #define MCF_GPIO_PODR_FECL_PODR_FECL5 (0x20) 436 #define MCF_GPIO_PODR_FECL_PODR_FECL6 (0x40) 437 #define MCF_GPIO_PODR_FECL_PODR_FECL7 (0x80) 438 439 /* Bit definitions and macros for MCF_GPIO_PODR_SSI */ 440 #define MCF_GPIO_PODR_SSI_PODR_SSI0 (0x01) 441 #define MCF_GPIO_PODR_SSI_PODR_SSI1 (0x02) 442 #define MCF_GPIO_PODR_SSI_PODR_SSI2 (0x04) 443 #define MCF_GPIO_PODR_SSI_PODR_SSI3 (0x08) 444 #define MCF_GPIO_PODR_SSI_PODR_SSI4 (0x10) 445 446 /* Bit definitions and macros for MCF_GPIO_PODR_BUSCTL */ 447 #define MCF_GPIO_PODR_BUSCTL_POSDR_BUSCTL0 (0x01) 448 #define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL1 (0x02) 449 #define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL2 (0x04) 450 #define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL3 (0x08) 451 452 /* Bit definitions and macros for MCF_GPIO_PODR_BE */ 453 #define MCF_GPIO_PODR_BE_PODR_BE0 (0x01) 454 #define MCF_GPIO_PODR_BE_PODR_BE1 (0x02) 455 #define MCF_GPIO_PODR_BE_PODR_BE2 (0x04) 456 #define MCF_GPIO_PODR_BE_PODR_BE3 (0x08) 457 458 /* Bit definitions and macros for MCF_GPIO_PODR_CS */ 459 #define MCF_GPIO_PODR_CS_PODR_CS1 (0x02) 460 #define MCF_GPIO_PODR_CS_PODR_CS2 (0x04) 461 #define MCF_GPIO_PODR_CS_PODR_CS3 (0x08) 462 #define MCF_GPIO_PODR_CS_PODR_CS4 (0x10) 463 #define MCF_GPIO_PODR_CS_PODR_CS5 (0x20) 464 465 /* Bit definitions and macros for MCF_GPIO_PODR_PWM */ 466 #define MCF_GPIO_PODR_PWM_PODR_PWM2 (0x04) 467 #define MCF_GPIO_PODR_PWM_PODR_PWM3 (0x08) 468 #define MCF_GPIO_PODR_PWM_PODR_PWM4 (0x10) 469 #define MCF_GPIO_PODR_PWM_PODR_PWM5 (0x20) 470 471 /* Bit definitions and macros for MCF_GPIO_PODR_FECI2C */ 472 #define MCF_GPIO_PODR_FECI2C_PODR_FECI2C0 (0x01) 473 #define MCF_GPIO_PODR_FECI2C_PODR_FECI2C1 (0x02) 474 #define MCF_GPIO_PODR_FECI2C_PODR_FECI2C2 (0x04) 475 #define MCF_GPIO_PODR_FECI2C_PODR_FECI2C3 (0x08) 476 477 /* Bit definitions and macros for MCF_GPIO_PODR_UART */ 478 #define MCF_GPIO_PODR_UART_PODR_UART0 (0x01) 479 #define MCF_GPIO_PODR_UART_PODR_UART1 (0x02) 480 #define MCF_GPIO_PODR_UART_PODR_UART2 (0x04) 481 #define MCF_GPIO_PODR_UART_PODR_UART3 (0x08) 482 #define MCF_GPIO_PODR_UART_PODR_UART4 (0x10) 483 #define MCF_GPIO_PODR_UART_PODR_UART5 (0x20) 484 #define MCF_GPIO_PODR_UART_PODR_UART6 (0x40) 485 #define MCF_GPIO_PODR_UART_PODR_UART7 (0x80) 486 487 /* Bit definitions and macros for MCF_GPIO_PODR_QSPI */ 488 #define MCF_GPIO_PODR_QSPI_PODR_QSPI0 (0x01) 489 #define MCF_GPIO_PODR_QSPI_PODR_QSPI1 (0x02) 490 #define MCF_GPIO_PODR_QSPI_PODR_QSPI2 (0x04) 491 #define MCF_GPIO_PODR_QSPI_PODR_QSPI3 (0x08) 492 #define MCF_GPIO_PODR_QSPI_PODR_QSPI4 (0x10) 493 #define MCF_GPIO_PODR_QSPI_PODR_QSPI5 (0x20) 494 495 /* Bit definitions and macros for MCF_GPIO_PODR_TIMER */ 496 #define MCF_GPIO_PODR_TIMER_PODR_TIMER0 (0x01) 497 #define MCF_GPIO_PODR_TIMER_PODR_TIMER1 (0x02) 498 #define MCF_GPIO_PODR_TIMER_PODR_TIMER2 (0x04) 499 #define MCF_GPIO_PODR_TIMER_PODR_TIMER3 (0x08) 500 501 /* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAH */ 502 #define MCF_GPIO_PODR_LCDDATAH_PODR_LCDDATAH0 (0x01) 503 #define MCF_GPIO_PODR_LCDDATAH_PODR_LCDDATAH1 (0x02) 504 505 /* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAM */ 506 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM0 (0x01) 507 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM1 (0x02) 508 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM2 (0x04) 509 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM3 (0x08) 510 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM4 (0x10) 511 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM5 (0x20) 512 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM6 (0x40) 513 #define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM7 (0x80) 514 515 /* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAL */ 516 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL0 (0x01) 517 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL1 (0x02) 518 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL2 (0x04) 519 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL3 (0x08) 520 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL4 (0x10) 521 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL5 (0x20) 522 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL6 (0x40) 523 #define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL7 (0x80) 524 525 /* Bit definitions and macros for MCF_GPIO_PODR_LCDCTLH */ 526 #define MCF_GPIO_PODR_LCDCTLH_PODR_LCDCTLH0 (0x01) 527 528 /* Bit definitions and macros for MCF_GPIO_PODR_LCDCTLL */ 529 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL0 (0x01) 530 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL1 (0x02) 531 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL2 (0x04) 532 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL3 (0x08) 533 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL4 (0x10) 534 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL5 (0x20) 535 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL6 (0x40) 536 #define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL7 (0x80) 537 538 /* Bit definitions and macros for MCF_GPIO_PDDR_FECH */ 539 #define MCF_GPIO_PDDR_FECH_PDDR_FECH0 (0x01) 540 #define MCF_GPIO_PDDR_FECH_PDDR_FECH1 (0x02) 541 #define MCF_GPIO_PDDR_FECH_PDDR_FECH2 (0x04) 542 #define MCF_GPIO_PDDR_FECH_PDDR_FECH3 (0x08) 543 #define MCF_GPIO_PDDR_FECH_PDDR_FECH4 (0x10) 544 #define MCF_GPIO_PDDR_FECH_PDDR_FECH5 (0x20) 545 #define MCF_GPIO_PDDR_FECH_PDDR_FECH6 (0x40) 546 #define MCF_GPIO_PDDR_FECH_PDDR_FECH7 (0x80) 547 548 /* Bit definitions and macros for MCF_GPIO_PDDR_FECL */ 549 #define MCF_GPIO_PDDR_FECL_PDDR_FECL0 (0x01) 550 #define MCF_GPIO_PDDR_FECL_PDDR_FECL1 (0x02) 551 #define MCF_GPIO_PDDR_FECL_PDDR_FECL2 (0x04) 552 #define MCF_GPIO_PDDR_FECL_PDDR_FECL3 (0x08) 553 #define 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(0x08) 576 577 /* Bit definitions and macros for MCF_GPIO_PDDR_CS */ 578 #define MCF_GPIO_PDDR_CS_PDDR_CS1 (0x02) 579 #define MCF_GPIO_PDDR_CS_PDDR_CS2 (0x04) 580 #define MCF_GPIO_PDDR_CS_PDDR_CS3 (0x08) 581 #define MCF_GPIO_PDDR_CS_PDDR_CS4 (0x10) 582 #define MCF_GPIO_PDDR_CS_PDDR_CS5 (0x20) 583 584 /* Bit definitions and macros for MCF_GPIO_PDDR_PWM */ 585 #define MCF_GPIO_PDDR_PWM_PDDR_PWM2 (0x04) 586 #define MCF_GPIO_PDDR_PWM_PDDR_PWM3 (0x08) 587 #define MCF_GPIO_PDDR_PWM_PDDR_PWM4 (0x10) 588 #define MCF_GPIO_PDDR_PWM_PDDR_PWM5 (0x20) 589 590 /* Bit definitions and macros for MCF_GPIO_PDDR_FECI2C */ 591 #define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C0 (0x01) 592 #define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C1 (0x02) 593 #define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C2 (0x04) 594 #define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C3 (0x08) 595 596 /* Bit definitions and macros for MCF_GPIO_PDDR_UART */ 597 #define MCF_GPIO_PDDR_UART_PDDR_UART0 (0x01) 598 #define MCF_GPIO_PDDR_UART_PDDR_UART1 (0x02) 599 #define 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(0x20) 702 703 /* Bit definitions and macros for MCF_GPIO_PPDSDR_PWM */ 704 #define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM2 (0x04) 705 #define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM3 (0x08) 706 #define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM4 (0x10) 707 #define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM5 (0x20) 708 709 /* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */ 710 #define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C0 (0x01) 711 #define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C1 (0x02) 712 #define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C2 (0x04) 713 #define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C3 (0x08) 714 715 /* Bit definitions and macros for MCF_GPIO_PPDSDR_UART */ 716 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART0 (0x01) 717 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART1 (0x02) 718 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART2 (0x04) 719 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART3 (0x08) 720 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART4 (0x10) 721 #define MCF_GPIO_PPDSDR_UART_PPDSDR_UART5 (0x20) 722 #define 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MCF_GPIO_PPDSDR_LCDDATAM */ 744 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM0 (0x01) 745 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM1 (0x02) 746 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM2 (0x04) 747 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM3 (0x08) 748 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM4 (0x10) 749 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM5 (0x20) 750 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM6 (0x40) 751 #define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM7 (0x80) 752 753 /* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDDATAL */ 754 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL0 (0x01) 755 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL1 (0x02) 756 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL2 (0x04) 757 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL3 (0x08) 758 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL4 (0x10) 759 #define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL5 (0x20) 760 #define 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macros for MCF_GPIO_PCLRR_LCDCTLL */ 886 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL0 (0x01) 887 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL1 (0x02) 888 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL2 (0x04) 889 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL3 (0x08) 890 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL4 (0x10) 891 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL5 (0x20) 892 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL6 (0x40) 893 #define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL7 (0x80) 894 895 /* Bit definitions and macros for MCF_GPIO_PAR_FEC */ 896 #define MCF_GPIO_PAR_FEC_PAR_FEC_MII(x) (((x)&0x03)<<0) 897 #define MCF_GPIO_PAR_FEC_PAR_FEC_7W(x) (((x)&0x03)<<2) 898 #define MCF_GPIO_PAR_FEC_PAR_FEC_7W_GPIO (0x00) 899 #define MCF_GPIO_PAR_FEC_PAR_FEC_7W_URTS1 (0x04) 900 #define MCF_GPIO_PAR_FEC_PAR_FEC_7W_FEC (0x0C) 901 #define MCF_GPIO_PAR_FEC_PAR_FEC_MII_GPIO (0x00) 902 #define MCF_GPIO_PAR_FEC_PAR_FEC_MII_UART (0x01) 903 #define MCF_GPIO_PAR_FEC_PAR_FEC_MII_FEC (0x03) 904 905 /* Bit definitions and macros for MCF_GPIO_PAR_PWM */ 906 #define MCF_GPIO_PAR_PWM_PAR_PWM1(x) (((x)&0x03)<<0) 907 #define MCF_GPIO_PAR_PWM_PAR_PWM3(x) (((x)&0x03)<<2) 908 #define MCF_GPIO_PAR_PWM_PAR_PWM5 (0x10) 909 #define MCF_GPIO_PAR_PWM_PAR_PWM7 (0x20) 910 911 /* Bit definitions and macros for MCF_GPIO_PAR_BUSCTL */ 912 #define MCF_GPIO_PAR_BUSCTL_PAR_TS(x) (((x)&0x03)<<3) 913 #define MCF_GPIO_PAR_BUSCTL_PAR_RWB (0x20) 914 #define MCF_GPIO_PAR_BUSCTL_PAR_TA (0x40) 915 #define MCF_GPIO_PAR_BUSCTL_PAR_OE (0x80) 916 #define MCF_GPIO_PAR_BUSCTL_PAR_OE_GPIO (0x00) 917 #define MCF_GPIO_PAR_BUSCTL_PAR_OE_OE (0x80) 918 #define MCF_GPIO_PAR_BUSCTL_PAR_TA_GPIO (0x00) 919 #define MCF_GPIO_PAR_BUSCTL_PAR_TA_TA (0x40) 920 #define MCF_GPIO_PAR_BUSCTL_PAR_RWB_GPIO (0x00) 921 #define MCF_GPIO_PAR_BUSCTL_PAR_RWB_RWB (0x20) 922 #define MCF_GPIO_PAR_BUSCTL_PAR_TS_GPIO (0x00) 923 #define MCF_GPIO_PAR_BUSCTL_PAR_TS_DACK0 (0x10) 924 #define MCF_GPIO_PAR_BUSCTL_PAR_TS_TS (0x18) 925 926 /* Bit definitions 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(((x)&0x0003)<<14) 968 969 /* Bit definitions and macros for MCF_GPIO_PAR_UART */ 970 #define MCF_GPIO_PAR_UART_PAR_UTXD0 (0x0001) 971 #define MCF_GPIO_PAR_UART_PAR_URXD0 (0x0002) 972 #define MCF_GPIO_PAR_UART_PAR_URTS0 (0x0004) 973 #define MCF_GPIO_PAR_UART_PAR_UCTS0 (0x0008) 974 #define MCF_GPIO_PAR_UART_PAR_UTXD1(x) (((x)&0x0003)<<4) 975 #define MCF_GPIO_PAR_UART_PAR_URXD1(x) (((x)&0x0003)<<6) 976 #define MCF_GPIO_PAR_UART_PAR_URTS1(x) (((x)&0x0003)<<8) 977 #define MCF_GPIO_PAR_UART_PAR_UCTS1(x) (((x)&0x0003)<<10) 978 #define MCF_GPIO_PAR_UART_PAR_UCTS1_GPIO (0x0000) 979 #define MCF_GPIO_PAR_UART_PAR_UCTS1_SSI_BCLK (0x0800) 980 #define MCF_GPIO_PAR_UART_PAR_UCTS1_ULPI_D7 (0x0400) 981 #define MCF_GPIO_PAR_UART_PAR_UCTS1_UCTS1 (0x0C00) 982 #define MCF_GPIO_PAR_UART_PAR_URTS1_GPIO (0x0000) 983 #define MCF_GPIO_PAR_UART_PAR_URTS1_SSI_FS (0x0200) 984 #define MCF_GPIO_PAR_UART_PAR_URTS1_ULPI_D6 (0x0100) 985 #define MCF_GPIO_PAR_UART_PAR_URTS1_URTS1 (0x0300) 986 #define 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MCF_GPIO_PAR_TIMER_PAR_TIN1(x) (((x)&0x03)<<2) 1006 #define MCF_GPIO_PAR_TIMER_PAR_TIN2(x) (((x)&0x03)<<4) 1007 #define MCF_GPIO_PAR_TIMER_PAR_TIN3(x) (((x)&0x03)<<6) 1008 #define MCF_GPIO_PAR_TIMER_PAR_TIN3_GPIO (0x00) 1009 #define MCF_GPIO_PAR_TIMER_PAR_TIN3_TOUT3 (0x80) 1010 #define MCF_GPIO_PAR_TIMER_PAR_TIN3_URXD2 (0x40) 1011 #define MCF_GPIO_PAR_TIMER_PAR_TIN3_TIN3 (0xC0) 1012 #define MCF_GPIO_PAR_TIMER_PAR_TIN2_GPIO (0x00) 1013 #define MCF_GPIO_PAR_TIMER_PAR_TIN2_TOUT2 (0x20) 1014 #define MCF_GPIO_PAR_TIMER_PAR_TIN2_UTXD2 (0x10) 1015 #define MCF_GPIO_PAR_TIMER_PAR_TIN2_TIN2 (0x30) 1016 #define MCF_GPIO_PAR_TIMER_PAR_TIN1_GPIO (0x00) 1017 #define MCF_GPIO_PAR_TIMER_PAR_TIN1_TOUT1 (0x08) 1018 #define MCF_GPIO_PAR_TIMER_PAR_TIN1_DACK1 (0x04) 1019 #define MCF_GPIO_PAR_TIMER_PAR_TIN1_TIN1 (0x0C) 1020 #define MCF_GPIO_PAR_TIMER_PAR_TIN0_GPIO (0x00) 1021 #define MCF_GPIO_PAR_TIMER_PAR_TIN0_TOUT0 (0x02) 1022 #define MCF_GPIO_PAR_TIMER_PAR_TIN0_DREQ0 (0x01) 1023 #define MCF_GPIO_PAR_TIMER_PAR_TIN0_TIN0 (0x03) 1024 1025 /* Bit definitions and macros for MCF_GPIO_PAR_LCDDATA */ 1026 #define MCF_GPIO_PAR_LCDDATA_PAR_LD7_0(x) (((x)&0x03)<<0) 1027 #define MCF_GPIO_PAR_LCDDATA_PAR_LD15_8(x) (((x)&0x03)<<2) 1028 #define MCF_GPIO_PAR_LCDDATA_PAR_LD16(x) (((x)&0x03)<<4) 1029 #define MCF_GPIO_PAR_LCDDATA_PAR_LD17(x) (((x)&0x03)<<6) 1030 1031 /* Bit definitions and macros for MCF_GPIO_PAR_LCDCTL */ 1032 #define MCF_GPIO_PAR_LCDCTL_PAR_CLS (0x0001) 1033 #define MCF_GPIO_PAR_LCDCTL_PAR_PS (0x0002) 1034 #define MCF_GPIO_PAR_LCDCTL_PAR_REV (0x0004) 1035 #define MCF_GPIO_PAR_LCDCTL_PAR_SPL_SPR (0x0008) 1036 #define MCF_GPIO_PAR_LCDCTL_PAR_CONTRAST (0x0010) 1037 #define MCF_GPIO_PAR_LCDCTL_PAR_LSCLK (0x0020) 1038 #define MCF_GPIO_PAR_LCDCTL_PAR_LP_HSYNC (0x0040) 1039 #define MCF_GPIO_PAR_LCDCTL_PAR_FLM_VSYNC (0x0080) 1040 #define MCF_GPIO_PAR_LCDCTL_PAR_ACD_OE (0x0100) 1041 1042 /* Bit definitions and macros for MCF_GPIO_PAR_IRQ */ 1043 #define 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*/ 1063 #define MCF_GPIO_DSCR_PWM_PWM_DSE(x) (((x)&0x03)<<0) 1064 1065 /* Bit definitions and macros for MCF_GPIO_DSCR_FEC */ 1066 #define MCF_GPIO_DSCR_FEC_FEC_DSE(x) (((x)&0x03)<<0) 1067 1068 /* Bit definitions and macros for MCF_GPIO_DSCR_UART */ 1069 #define MCF_GPIO_DSCR_UART_UART0_DSE(x) (((x)&0x03)<<0) 1070 #define MCF_GPIO_DSCR_UART_UART1_DSE(x) (((x)&0x03)<<2) 1071 1072 /* Bit definitions and macros for MCF_GPIO_DSCR_QSPI */ 1073 #define MCF_GPIO_DSCR_QSPI_QSPI_DSE(x) (((x)&0x03)<<0) 1074 1075 /* Bit definitions and macros for MCF_GPIO_DSCR_TIMER */ 1076 #define MCF_GPIO_DSCR_TIMER_TIMER_DSE(x) (((x)&0x03)<<0) 1077 1078 /* Bit definitions and macros for MCF_GPIO_DSCR_SSI */ 1079 #define MCF_GPIO_DSCR_SSI_SSI_DSE(x) (((x)&0x03)<<0) 1080 1081 /* Bit definitions and macros for MCF_GPIO_DSCR_LCD */ 1082 #define MCF_GPIO_DSCR_LCD_LCD_DSE(x) (((x)&0x03)<<0) 1083 1084 /* Bit definitions and macros for MCF_GPIO_DSCR_DEBUG */ 1085 #define MCF_GPIO_DSCR_DEBUG_DEBUG_DSE(x) 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MCF_PLL_PMDR 0xFC0C0008 1116 #define MCF_PLL_PFDR 0xFC0C000C 1117 1118 /* Bit definitions and macros for MCF_PLL_PODR */ 1119 #define MCF_PLL_PODR_BUSDIV(x) (((x)&0x0F)<<0) 1120 #define MCF_PLL_PODR_CPUDIV(x) (((x)&0x0F)<<4) 1121 1122 /* Bit definitions and macros for MCF_PLL_PLLCR */ 1123 #define MCF_PLL_PLLCR_DITHDEV(x) (((x)&0x07)<<0) 1124 #define MCF_PLL_PLLCR_DITHEN (0x80) 1125 1126 /* Bit definitions and macros for MCF_PLL_PMDR */ 1127 #define MCF_PLL_PMDR_MODDIV(x) (((x)&0xFF)<<0) 1128 1129 /* Bit definitions and macros for MCF_PLL_PFDR */ 1130 #define MCF_PLL_PFDR_MFD(x) (((x)&0xFF)<<0) 1131 1132 /********************************************************************* 1133 * 1134 * System Control Module Registers (SCM) 1135 * 1136 *********************************************************************/ 1137 1138 /* Register read/write macros */ 1139 #define MCF_SCM_MPR 0xFC000000 1140 #define MCF_SCM_PACRA 0xFC000020 1141 #define MCF_SCM_PACRB 0xFC000024 1142 #define MCF_SCM_PACRC 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